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　　最近又被N多朋友拉着聊Chiplet。每通电话都是长达半小时解说，说的我口干舌燥。我深思着一个一个回答也不是事，爽性今日我把我一切知道的相关常识都搬上来了，期望各位经过这1万多字的长文能更好的进步自己认知水平。

　　Chiplet的概念一向都很火，国内外的各大公司各大专家，都发过各式各样的视频和长文。近段时刻更是炽热，一级火，二级也火，并且因为Chiplet技能有着2个14nm堆叠出7nm这样的说法，依照这个逻辑那4个14nm能不能堆叠5nm？

　　在一般人眼里，Chiplet像是国内弯道超车的技能和时机，导致咱们觉得这我国能有力对立美国的半导体技能封闭，一时刻各种剖析解读，层出不穷。

　　可是看完这些之后是不是有一种感觉，越看越模糊？后摩尔年代为什么和先进封装有联系？Chiplet究竟是不是国内弯道超车的时机？

　　洒家也刷了许多文章，也找许多业界大佬聊过，可是发现许多专家的写的说的，都是从自己拿手的范畴去解读后摩尔年代和Chiplet概念，概念界说不行准确很简略混杂，因而看起来总有许多互相矛盾的当地，连我自己都绕进去了。

　　那么问题也来了，连洒家不能完好认知Chiplet概念，那么关于一般人而言怎样能看懂？的确，太多专业概念需求科普，光靠自己去了解其间联系和概念其实挺困难的，几乎头都大了。并且术业有专攻，不是专家自己拿手的范畴纷歧定会掩盖到，因而哪怕工业专家也有讲的不行全面当地。

　　有没有一篇文章， 用最简略浅显的话术，最一般人最简略了解的概念去解说其间的来龙去脉以及各种概念？

　　洒家表明这种活，还得我来，究竟我声称半导体江湖百晓生，只需我想知道，我就能问到。在造访许多大佬，刷过许多文章之后，我总算算摸到一点门槛，以我的春秋笔法，今日就给咱们整理开展前史头绪和概念，协助咱们更好的了解Chiplet和后摩尔年代半导体的开展方向。

　　这个摩尔规律咱们都很了解，一句线个月，单位面积内晶体数量翻倍且价格不变。

　　1、本钱折半规律，2、功用翻倍规律，且前置条件是替换节奏有必要是每隔18个月。

　　碳管便是石墨烯资料的一种详细运用。比较硅管，石墨烯碳管有更高的载流子迁移率和稳定性，有更薄的导电通道和完美的结构，的确是一种比硅更好的资料。当然现在碳基芯片还处于比较前期的研讨处理，还有许多现实问题要处理，比方掺杂问题，比方晶体管制作的规模化等等，当然还有工业生态圈的问题，比方规划人员要怎样规划电路才干完美发挥碳管的功用？晶圆工厂怎样供给专业的工具包，规范晶体管单元库，仿真渠道，以及制作工艺？

　　榜首，比较简略的计划是用光电互联结构代替硅晶体管的金属互联结构，因为光子速度极快，且传输过程中没有功耗，不会有额定的发热，因而是十分抱负代替金属互联层资料的计划。究竟现在的芯片中，大约有一半的功耗是在金属互联层上，假如用光传输信号，的确能处理这个问题，能极大下降芯片功耗，包括英特尔，英伟达，台积电之流早就开端押注这个赛道了。

　　不同的工艺节点上，金属互联资料以及接触点资料就发生了巨大变化，6英寸用铝，可是8英寸工艺上就参加了钨塞工艺（不要想歪），钨作为接触点金属资料被运用在接触点上，而12英寸工艺上则参加了铜，用铜线nm工艺更先进的制程里，英特尔折腾出钴互联，钴互联用于部分代替铜钨以及铜钌资料，用在衬底，导电，接触点，以及中心层上，特别是在M0和M1层的连线层，是指和最底下晶体管那一两层，直接和晶体管相连的，往上的M2到M十几层，都归于金属互联层。

　　一同，因为不同金属的导电率不同，隧穿率不同，咱们需求在接触点/互联布线层外参加各种不同介电常数的资料作为阻挡层/缓冲层包裹起来，不让电子随意乱跑，不能漏出来，究竟漏电了就代表有能量被带走，然后带来的便是许多发热，这是需求尽力战胜的问题。

　　MOSFET结构有三个极，别离是源极（Source），漏极（Drain），栅极（Gate），你能够了解成电流从源极进去，从漏极出来，而栅极相当于水龙头的效果，加电压就构成导通，没有电压就关断（这是常关型MOS特性，假如是常通型MOS则是加负电压关断）。构成导通和关断就能代表0和1，这便是核算机的根底作业原理，对，0和1，二进制，德国数学家莱布尼茨创造的，这家伙还创造了微积分，让当世学渣咬牙切齿的家伙之一。

　　显着栅极的开关速度和敞开/关断的阈值电压，决议了晶体管作业的频率，速度，栅极巨细和功耗密切相关，栅极越小，沟道就越小，可是沟道越小就更简略漏电，因而得到更高频率更好功用的芯片，带来的副效果便是面临更大损耗，一同发热量也越大。

　　因而45nm工艺最早遇到便是这个问题，传统用二氧化硅资料做的栅极，现已没方法满意晶体管功用进步，体积缩小的要求，简略发生漏电等问题，导致晶体管可靠性下降，因而提出了用高K金属栅极资料代替传统二氧化硅的工艺道路nm工艺上除了HKMG工艺，其他还有多达5-6个工艺版别，别的一个比较让人熟知的是28nm PolySiON工艺，叫多晶硅工艺，显着这是用多晶硅作为栅极的工艺。

　　其时猜测是到20nm是摩尔规律的止境，没想到硬是靠胡正明的FinFET强行续了一命。

　　15年后，在2015-2016年，台积电，三星，英特尔等前后整出了根据FinFET晶体管技能的芯片，证明胡大神的想象是建立的。国内瓷砖厂在L先生带领下，在2019年做出来了根据FinFET的14nm工艺，落后国际先进水平4年左右，有落后可是差的不多，也算国际先进了，究竟全国际能玩这套工艺的也没几个。

　　显着竖起来之后，不只晶体管密度大大添加，一同也战胜了MOSFET丧命的“短沟道效应”，FinFET的呈现持续给摩尔规律续命了。当然FinFET工艺也是配套一系列的工艺，为了处理FinFET特有比方电压阈值难以操控，更高的寄生电容效应，特别三维概括也是上了一大堆新技能例如SADP(多重曝光)。

　　当然到3nm节点，或许唱主角的变成GAA技能（Gate-all-around盘绕式栅极晶体管）。现在三星和台积电尔虞我诈，三星5nm搞不过台积电，所以把资源都投在3nm节点上，相当于在未来3nm节点上要和台积电决战了。依照三星的说法，估计下一年就能看到榜首批运用GAA晶体管技能的芯片问世了。

　　可是再往后呢？以人类无穷尽的才智应该还有其他方法，1nm以下或许会用更新的堆叠技能，或许也会过渡到碳晶体管年代，让咱们拭目而待。

　　这种特别的硅片中心有一层二氧化硅，二氧化硅是十分杰出的绝缘层，有绝缘层意味着不漏电，因而选用这种工艺制作的芯片有个肯定长处，便是功耗十分低。

　　低功耗+省本钱，是不是完美符合前文说到过的摩尔规律延伸出来的两大规律，本钱折半规律和功用翻倍规律？因而胡大神说它是20nm以下集成电路制作技能的别的一个道路。从前IBM拿手此道，后边被格罗方德承继，格罗方德还在印度人CEO桑杰贾年代，2017年从前宣告在成都要出资300亿美金，要盖一个22nm FDX 厂对标14nm FinFET，便是这个技能，22nm SOI技能居然能对标14nm这个说法原因也在这里。

　　可是FD-SOI也有一大堆问题，首先是SOI硅片比较贵，是一般硅抛光片的8-10倍左右，然后最主要便是工业生态圈的问题，生态不成熟，没有明晰的代替途径，没有考虑久远的产品和技能迭代，仿真软件和规划渠道也不成熟，现在国内除了在射频和物联网方面寻求极致低功耗的范畴有见过FD-SOI硅技能的身影之外，高功用核算范畴几乎是零，满是FinFET的全国。

　　FD-SOI硅技能，有许多长处，可是工业生态圈不成熟也是其最大的短板，国内芯原微电子比较力推这个道路，推出了各种IP，期望国内今后能运用本身商场长处和特色，在射频和物联网等低功耗范畴把FD-SOI技能发扬光大。

　　显着改工艺和改根底资料的各种计划都仍是老的摩尔规律思路，用更小的晶体管技能制作更强壮的芯片，可是万事万物都有止境，在当下各种本钱高企的阶段，的确无能为力了。

　　新工艺研制投入，新设备的研制投入，新设备的研制投入，新厂的建造加一同可谓天文数字，每年挨近上千亿美金的研制投入和新厂本钱开销。那么魂灵拷问来了，这些投入后的报答怎样算？

　　以老大哥英特尔为例，本年3月宣告在亚利桑那州投入200亿美金的巨资，新建两座工厂，相当于一座厂100亿美金，你说这要卖多少颗CPU？一颗卖多少价格？一座工厂运营也需求天量资金，请问这些投入多少年才干回本？？？

　　有组织核算过大约是7年前，2015年前后刚出14nm的FinFET那会儿，其时每个晶体管的本钱现已不降反升了，初期FinFET所触及的技能太杂乱，良率不高，导致本钱居高不下。换句线年前，摩尔规律其间之一的晶体管本钱折半规律现已被打破，那会儿摩尔规律已然失效，当然因为后续技能进步，进步良率后，全体本钱仍是下降的，摩尔规律得以持续前进，可是今后呢？本钱越来越高的问题现已没方法无视了，所以说业界到现在开端讨论摩尔规律还能不能坚持，怎样坚持的问题。

　　在商业环境下，抛开本钱谈功用是耍流氓，这是商业规律，因而有必要统筹功用和本钱。

　　因而工程师们都期望在PPA之间寻觅平衡点，统筹功用和本钱，这是为之尽力的方向（工程师的实在KPI）。当然这个方针极难完成，以致于这些工程师在还在尽力过程中，头发越来越少，脑袋也越来越秃，等头发都没了成大光头了，差不多就成琦玉相同的最强王者了！（手动狗头）

　　举个比方，以上一代28nm工艺节点为规范，这新一代工艺让晶体管小了30%，功耗下降了25%，晶体管密度进步了50%，功用进步了40%，要不咱们就叫他14nm工艺吧，所以14nm就这么来的。（实在数据洒家没有仔细考证，仅仅打个比方）

　　看起来好像像文字游戏，这种等效叫法的确也形成必定的宣扬口径不一致。例如分明台积电的N7工艺和英特尔10nm工艺各方面都差不多，可是一个便是叫7nm，一个便是叫10nm，比较之下用台积电N7工艺制作的AMD Zen系列CPU看起来就比英特尔10nm工艺制作的CPU更强些，英特尔在宣扬方面吃了个亏，一个10nm，一个7nm，你选谁？显着7nm宣扬上占了廉价。

　　所以到现在这套工艺节点命名的背面的逻辑，根本没几个人能说清了，除了FAB厂里最资深的技能大佬才比较了解，比方被怼“你算老几”的杨师兄，这种问题上他门儿清。（期望大佬们打赏点酒钱，下次请他喝酒，我要听他讲怎样做到OPO=MMO的故事，手动狗头）

　　不论怎样在后摩尔年代，对更高集成度，更强功用芯片寻求并会停下脚步，可是本钱又十分怎样处理问题？

　　咱们用一个比较形象的比方便是，都是吃饭的家伙，显着胃的容量要比口腔大许多，口腔效果便是处理数据（咀嚼食物），而胃则是存放处理过的数据（存储食物），这么一看是不是就好了解了？

　　SRAM尽管速度快，可是因为占地面积大，在寸土寸金的CPU内部就显的比较贵重，并且SRAM的结构包括存储单元整列（core cell array），队伍地址编译器（decode），活络放大器（sense amplifier），缓存驱动电路（FFIO），器材比较多，集成度比照运算单元也不高，功耗也大。

　　工程师想到的方法是在CPU外面加上高功用的HBE高宽带内存，来处理数据存储和数据交互的问题。

　　从字面上看Chiplet是小芯片的意思，可是咱们从实践效果和思路能够拆解成三层概念。别离包括三层概念，

　　异构架又包括两层概念，榜首是把不同类型的芯片整合到一同，比方上文说到的GPU+HBE，显着GPU和HBE是不同的芯片，一个是图形核算中心单元，一个是高宽带内存颗粒，它们规划不同，结构不同，类型不同，工艺也不同，是无法把他们在同一块chip上制作出来的，因而它们是分隔制作，再用先进封装整合到一同。

　　小芯粒是相对SoC大核而言，它把大核SoC各个功用区IP拆分重排，拆分红一个个小芯粒重新组合，从面临不同商场动身，不同客户的诉求动身，在本钱， 功用和特定功用之间找规划和制作的平衡点。

　　比较典型的案例如AMD的Zen 2，其时AMD便是把中心核算单元和I/O（输入输出单元）分隔，一个用7nm，一个用14nm工艺制作，终究再封装到一同，英特尔现在也有这种玩法，叫EMIB混合封装，把不同的Die分隔，再整合。璧韧之前的宣扬自己超越英伟达同类产品，也是运用这个思路，用112G的高速SerDes直连HBE，最大程度发挥其功用。

　　硬集成是指的2D/2.5D/3D封装，用先进封装技能把他们整合一同，是先进封装技能的再晋级。

　　从现有手中的资源来看，英特尔具有完好的x86构架的IP，这是它的见识，并且，英特尔又掌控了PCIe技能联盟规范的拟定，而PCIe根底上开展起来的CXL联盟和UCle规范也是由英特尔主导，相当于英特尔既把握了中心X86 IP，又把握了十分要害的高速SerDes技能和规范。

　　有了高速SerDes的接口以及x86CPU构架，英特尔可运用它们更好地推出运用环绕CPU做Chiplet的定制化组合，更好更快的推出新的高功用，高算力的芯片。并且，英特尔的先进工艺，和先进混合封装技能的才能并不弱，是有期望经过商业模式立异，并打造出一个全新的英特尔2.0年代，持续坚持其强壮的江湖位置。

　　比方wafer上切割下小芯粒后，能够运用英特尔的混合封装才能，把各个不同的小芯粒以及高功用内存颗粒直接封装到一同，再经过改善信号线路和供电线路的PowerVia技能，变相添加互联密度以及操控功耗，终究得到一个根据英特尔CPU为根底，亚马逊特制高阶定制版的HPC高功用芯片，用于他们自己的服务器和数据核算中心。

　　所以Chiplet完好的概念是异构架小芯粒体系级集成，Chiplet是从全体体系功率动身，统筹本钱和工艺制作的一种新的处理思路，先进封装仅仅其间一部分，并不代表悉数，用先进封装去套Chiplet概念是不完好的。

　　2个14nm堆叠出7nm芯片，仅仅一个抱负状况，只要许多前提条件束缚，不能以为这个计划适用一切芯片。

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